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第13回2010 IITC (International Interconnect Technology Conference)は
IEEE Electron Devices Society主催により、2010年6月7日から3日間、Hyatt
Regency Hotel at San Francisco Airportにて開催されます。また本会議に先立
ち、6月6日にはショートコースが予定されています。
配線技術は、これまでの微細化推進に加え、新構造や新プロセス技術による変革
が必要な時期を迎えています。2010年は、新たに「Interconnect to
Interconnections and Interfaces for "More Moore" and "More
than Moore"
Technologies」を学会指針として掲げ、オンチップ配線技術の極限追求に加え
て、チップ間はもとより、異種テクノロジを組み込む配線技術も含めた、広義の
配線技術を対象としております。
会議冒頭にはインテル上級フェロー兼Director of Process
Architecture and
Integrationであるマーク・ボーア氏の「System Scaling: The Real Goal」と題
する基調講演が行われます。3D配線に加えて、今年はバックエンドメモリのセッ
ションが新設され、会議全体で、招待講演13件を含めた、70件の講演を予定して
います。
日本の大学、研究機関、産業界の研究者、技術者の方々にぜひ参加いただき、材
料、プロセス、構造、素子、電気的/物理化学的特性、信頼性、評価技術などの
多面な観点から配線技術を議論していただく場にしたいと考えております。
会議のプログラム詳細はIITCホームページ(http://www.his.com/~iitc/)に掲載
されています。Early Registrationは5月14日まで、Regular
Registrationは5月
28日まで、オンラインで申し込み可能です。(それ以降は、オンサイトでの受付
となります。)どうぞ、奮ってご参加ください。
■主催：IEEE Electron Device Society
■日時：2010年6月6日(ショートコース)、7日〜9日(一般講演)
■場所：Hyatt Regency Hotel at San Francisco
Airport
1333 Bayshore
Highway, Burlingame, CA 94010 USA
TEL: +1-650-347-123
■基調講演：System Scaling: The Real Goal, Mark
Bohr, Intel Corporation
■技術講演：下記トピックスに関する70件の口頭発表及びポスター発表
Systems and Interconnects
Process Integration
Materials and Unit Processes
Back End Memory and MEMS
Reliability and Characterization
Packaging
3D and TSV
Novel Materials and Concepts
■問い合わせ先：IITC c/o Widerkehr
& Associates
19803 Laurel Valley Place, Montgomery
Village, MD 20886 USA
TEL: +1-301-527-0900 x104
E-mail: iitc@his.com
■国内問い合わせ先：
Asia Program Chair：古澤 健志
ルネサスエレクトロニクス（株） 那珂工場 生産技術第二部
TEL: 029-270-2181
E-mail: takeshi.furusawa.yb@renesas.com
Publicity Co-Chair：豊田 啓
（株）東芝セミコンダクター社 先端メモリ開発センター
先端メモリプロセス開発部
TEL: 059-330-3362
E-mail: hiroshi.toyoda@toshiba.co.jp