2025年10月26日更新

開催の趣旨

チップレット時代を迎え、半導体実装における設計とシミュレーションの重要性が増しています。今回のイブニングミーティングでは、応力、熱、電気のそれぞれの分野での専門の方に、設計、シミュレーション技術の動向をご紹介頂き、設計におけるデジタルツインに向けた課題を議論します。 日本工業大学でのオンサイトとZoomのハイブリッド開催になります。

（コーディネーター：東陽EMCエンジニアリング　原田 高志）

開会の挨拶：IEEE EPS Japan Chair 石榑 崇明（慶應義塾大学）
Opening remarks by Prof. Takaaki Ishigure, Chair of IEEE EPS Japan Chapter (Keio University)

チップレット時代における半導体パッケージ基板設計

Electrical design for semiconductor package substrate in the chiplet era

大島 大輔 氏（千歳科学技術大学）

Prof. Daisuke Ohshima (Chitose Institute of Science and Technology)

概要

近年、半導体業界ではチップレット技術が着目されています。従来の半導体デバイスは、微細化による高集積化により性能向上が図られていました。しかし、微細化の限界を超える性能向上へのニーズが増大したため、デバイスを複数（チップレット）に分割して半導体パッケージ基板で電気的に接続する形態へ変化してきました。このようなチップレット時代においては、半導体パッケージ基板の電気設計技術の重要性が急速に増しています。
本講演では、チップレット時代の半導体パッケージ基板を設計技術の立場から俯瞰し、その要件について解説します。

Abstract

Recently, the semiconductor industry has been focusing on chiplet technology. Conventional semiconductor devices have improved their performance by high integration through miniaturization while the current semiconductor devices are going to do them by chiplet technology allowing beyond the limits of miniaturization. In this chiplet era, the importance of electrical design technology for semiconductor package substrates is rapidly increasing. In this presentation, we will explain the requirements for semiconductor package substrates in the chiplet era from the viewpoint of design technology.

半導体パッケージ開発における熱応力解析の活用

Utilizing Thermo-Mechanical stress analysis in semiconductor package development.

山田 靖治 氏（日本アイ・ビー・エム株式会社）

Mr. Yasuharu Yamada (IBM Japan, Ltd.)

概要

当講演では以下の熱構造解析事例を紹介する。 1. 半導体チップをサブストレートに実装する際に熱膨張係数（CTE)の違いにより特にサブストレートの反りが問題となる。そのため、低融点はんだを用いた実装が検討されている。鉛フリーはんだと低融点はんだを用いた際のはんだの累積塑性ひずみの比較検討を熱応力解析を用いて行った。 2. チップレット化された半導体チップをパッケージングする技術が実用化されている。チップレット間を接続するSiブリッジのレイアウト設計のためのリスク調査を熱応力解析を用いて行った。

Abstract

This presentation introduces two thermo-mechanical analysis case studies in semiconductor packaging. The first study addresses substrate warpage caused by CTE mismatch during chip mounting. To mitigate this, low-melting-point solder was evaluated against lead-free solder using stress simulations, focusing on accumulated plastic strain. The second study investigates chiplet packaging, where silicon bridges connect individual chiplets. Thermo-mechanical analysis was used to assess layout-related stress risks in the Si bridge, supporting design optimization. These findings contribute to improving reliability in advanced packaging technologies, especially in heterogeneous integration and chiplet-based architectures.

熱設計のためのシミュレーション技術とデジタルツインの可能性

Simulation technology and possibilities of digital twin for thermal design

畠山 友行 氏（富山県立大学）

Prof. Tomoyuki Hatakeyama (Toyama Prefectural University)

概要

電子機器の熱設計では、機器の温度予測を行うための数値流体力学（CFD）解析が一般的に広く用いられる方法であるが、先端パッケージ内部に利用されるような薄膜での熱移動を解析するためには分子動力学（MD）法が用いられるなど、数種類のシミュレーション手法が利用される。本講演では、CFD解析などの電子機器熱設計のためのシミュレーション技術の紹介を行うとともに、温度をリアルタイムで解析するための熱シミュレーションのデジタルツインの可能性を議論する。

Abstract

In the thermal design of electronic devices, computational fluid dynamics (CFD) analysis is commonly used to predict device temperatures. Further, several types of simulation methods are used, including molecular dynamics (MD) methods, to analyze heat transfer in thin films such as those used in advanced packages. In this presentation, I will introduce simulation technology for thermal design of electronic devices, such as CFD analysis, and discuss the possibility of digital twins for thermal simulation to analyze temperature in real time.

Signal Integrity Modeling and Analysis for Heterogeneous Integration of HBM

Prof. Tzong-Lin Wu (National Taiwan University)

Abstract

High Bandwidth Memory (HBM) has become a key technology for enabling heterogeneous integration in high-performance computing (HPC) and AI accelerators. By using 3D-stacked DRAM and 2.5D/3D packaging, HBM provides unprecedented memory bandwidth and improved energy efficiency. However, the dense interconnect structures, such as hybrid bonding and through-silicon vias (TSVs), introduce significant parasitic effects that degrade signal integrity (SI), posing challenges for reliable high-speed data transmission.
To address these challenges, this talk presents an electrical modeling and SI analysis methodology specifically tailored for HBM-based heterogeneous integration. The physics-based model is developed to capture the transmission loss and crosstalk effects of TSV arrays and interconnect structures. Building on the proposed model, SI optimization strategies are explored to reduce insertion loss and reflection, thereby enhancing channel performance.

閉会の挨拶： IEEE EPS Japan Vice Chair 高橋 健司（産業技術総合研究所）
Closing remarks by Dr. Kenji Takahashi, Vice Chair of IEEE EPS Japan Chapter (AIST)

IEEE EPS会員		無料
IEEE会員		1,000円
JIEP会員		3,000円
一般		4,000円

    なお、お支払い方法は銀行振込のみになります。
    振込先はお申し込みをされた際にお送りする請求書に記載しています。金額はいずれも不課税です。

参加希望の方は、2025年11月27日（木）までに下記申し込みフォームから、またはメールでお申し込みください。ZoomのURLはイブニングミーティングの前日ないし前々日にお知らせします。

申込先
  産業技術総合研究所　高橋健司
   kenji.takahashi@aist.go.jp

-----申し込み必要情報-----

• メールタイトル：[申し込み] 第67回EPSイブニングミーティング参加
• 氏名：
• 所属：
• メールアドレス：
• 参加方法：オンサイト / Zoom
• 会員資格：IEEE EPS / IEEE / JIEP / 一般
• 会員番号（会員の場合のみ）：
• その他、連絡事項・要望等：
• 請求書・領収書の宛名：
＊宛名の指定がない場合、所属名で発行致します。

• 録画・録音・撮影の禁止：当イブニングミーティングでは録画・録音・撮影を禁止しています。
  私は録画・録音・撮影の禁止に同意します。
• キャンセルポリシー：当イブニングミーティングはオンライン開催の性質上、ミーティング当日の参加・不参加の確認が取りにくいため、Zoom情報送信以降はキャンセルは承れません。
  私はキャンセルポリシーに同意します。

----------ここまで------------

Evening Meetingの内容についての問い合わせ先
　Secretary, IEEE EPS Japan Chapter
　植松 裕 (Yutaka Uematsu)
　日立製作所
　Email: yutaka.uematsu.ws@hitachi.com

参加費や支払い方法についての問い合わせ先
　Treasurer, IEEE EPS Japan Chapter
　酒井 泰治 (Taiji Sakai)
　TSMCジャパン3DIC研究開発センター
　Email: tsakaia@tsmc.com

ウェブサイトや申し込み方法についての問い合わせ先
　Web Master, IEEE EPS Japan Chapter
　高橋健司 (Kenji Takahashi)
　産業技術総合研究所
　Email: ieee.cpmt.japan@gmail.com