2025年6月19日更新

開催の趣旨

今回のイブニングミーティングは5/27-30にDallasで開催されたECTC2025での発表特集です。次世代実装技術のために注目度の高い、光電融合技術、実装プロセス技術、材料技術から、最先端の技術をリードしている5名の講師の方々を厳選して、日本語でご講演いただくものです（1件は英語でのご講演です）。
日本アイ・ビー・エム株式会社箱崎事業所Think Lab TokyoでのオンサイトとZoomのハイブリッド開催です。

（コーディネーター：日本IBM 丸島千波）

開会の挨拶：IEEE EPS Japan Chair 石榑 崇明（慶應義塾大学）
Opening remarks by Prof. Takaaki Ishigure, Chair of IEEE EPS Japan Chapter (Keio University)

InPメンブレンフォトニクスを用いた光チップレットの研究開発

Optical Chiplet Integration Based on Membrane Photonics

才田 隆志氏（NTT株式会社）

Dr. Takashi Saida (NTT Inc.)

概要

我々は、半導体パッケージ間のインターコネクトを光化することを目指して、InPメンブレンフォトニクス技術に基づく光チップレットおよびその実装技術の研究開発を進めている。まず、GPUスケールアップ用途を想定し冷却機構や光ファイバ配線も含めた光チップレットのユースケースの検討を進めスケーラビリティ評価をを行った。並行して、光チップレット向け光回路の試作と評価を実施し、InPメンブレンフォトニクスを用いたEA-DFBレーザおよびフォトダイオード、およびこれを接続する光導波路を集積して、0.26 pJ/bit（64 Gbps時）および0.14 pJ/bit（50 Gbps時）の低消費エネルギー動作を確認した。

Abstract

We are conducting research and development on optical chiplets based on InP membrane photonics and their implementation technologies, aiming to enable optical interconnects between semiconductor packages. As a first step, we investigated use cases of optical chiplets for GPU scale-up applications, including cooling mechanisms and optical fiber routing, and evaluated their scalability. In parallel, we prototyped and evaluated optical circuits for the chiplets, integrating EA-DFB lasers, photodetectors, and optical waveguides using InP membrane photonics. As a result, we confirmed low power consumption operation of 0.26 pJ/bit at 64 Gbps and 0.14 pJ/bit at 50 Gbps.

Direct Transfer Bonding Technology Enabling 50-nm scale Accuracy for Die-to-Wafer 3D/Heterogeneous Integration

佐野 一郎氏（タツモ株式会社）

Mr. Ichiro Sano (TAZMO Co., LTD.)

概要

このプレゼンテーションでは、3D/Heterogeneousに不可欠な高精度ダイ・トゥ・ウェハ直接接合およびハイブリッド接合技術であるDirect Transfer Bonding（DTB）技術を紹介します。 主要な革新点は、特殊開発の赤外線透過型キャリアテープからウェハへのチップの表面非接触な直接接合です。これにより、パーティクル汚染を最小限に抑えます。この方法と高精度アライメントシステムを組み合わせることで、3σで50 nm未満のアライメント精度を実現します。DTB装置の垂直配置と3点チルト機構により、テープ張力とボンディング圧力を精密に制御でき、0 kPaでのボンディングも可能です。さらに、機械的・絶縁特性に優れた新規スパッタリングSiCN膜を接合材料として提案しています。このDTB技術は、従来のピックアンドプレイス手法の限界を克服し、超小型・薄型・Warpしたチップの接合が可能です。材料から装置までの全プロセス開発は、100%の接合歩留まりを目指しており、将来の先端パッケージングソリューションに大きな可能性を示しています。

Abstract

We have developed Direct Transfer Bonding (DTB) technology, a high-precision die-to-wafer direct bonding and hybrid bonding technology that is essential for 3D/heterogeneous integration. A key innovation is the surface non-contact direct transfer of chips from a specially developed infrared-transparent carrier tape to a wafer, which minimizes particle contamination. This method, combined with a high-precision alignment system, achieves a placement accuracy of less than 50 nm (3σ). The DTB equipment's vertical configuration and a three-point tilting mechanism enable precise control over tape tension and bonding pressure, even allowing for bonding at 0 kPa. Furthermore, a novel sputtered SiCN film is proposed as a suitable bonding material due to its excellent mechanical and dielectric properties. This technology handles ultra-small, thin, and warped dies, overcoming limitations of conventional pick-and-place methods. The development of the entire process, including materials and equipment, aims for a 100% bonding yield, showing significant potential for future advanced packaging solutions.

次世代の低CTE封止材に向けた負膨張ゼオライトフィラーの開発

Development of Negative Thermal Expansion Zeolite Fillers for Next-Generation Low CTE Encapsulation Materials

弓削 哲治氏（三菱ケミカル株式会社）

Dr. Tetsuharu Yuge (Mitsubishi Chemical Corporation)

概要

シリカに代わる新規封止材用フィラーとして、負膨張ゼオライトフィラーを開発した。半導体パッケージに使用できるよう、サイズを制御し、かつ球状に形態制御することに成功した。In-situ XRD測定から、開発したゼオライトフィラーは負膨張性を発現し、エポキシへ充填した場合に優位な低CTE効果を示すことが確認された。

Abstract

We developed a novel negative CTE zeolite filler for encapsulation materials. By controlling both size and morphology, we successfully synthesized spherical fillers. In-situ XRD measurements confirmed that the filler exhibits negative thermal expansion and shows superior CTE reduction when filled into epoxy.

Effective Build-up Substrate Design for Warpage Reduction and Reliability Enhancement in Advanced Semiconductor Packages

岡崎 大地氏（味の素ファインテクノ株式会社）

Mr. Daichi Okazaki (Ajinomoto Fine-Techno Co., Inc.)

概要

半導体パッケージ基板の要求性能が上がるにつれて、基板の多層化と大型化が進んでいる。その結果、歩留まりや信頼性に影響を与えるクラックや反りといった機械的問題が顕在化した。本研究は、パッケージ基板の層間絶縁材料が機械的信頼性に与える影響の評価を目的とした。60 × 60 mm²のパッケージ基板を作成し、評価は加熱時の反り測定およびサーマルサイクル後のクラック確認を実施した。ガラスクロスを含む層間絶縁材料（ABF-GCP）を適用した基板では加熱中の反り、熱劣化、クラック伝播を効果的に抑制した。これらの結果はABF-GCPがパッケージ基板の信頼性と性能の向上に寄与できる可能性を示している。

Abstract

As the performance requirements for semiconductor package substrates increase, the multilayering and larger size of the substrates have advanced. Consequently, mechanical issues such as cracks and warpage that affect yield and reliability have become apparent. This study aims to evaluate the impact of interlayer dielectric materials on the mechanical reliability of package substrates. 60 × 60 mm² package substrates were created, and the evaluation involved measuring warpage during heating and checking for cracks after thermal cycling. Substrates with interlayer dielectric materials containing "Glass-Cloth" (ABF-GCP) effectively suppressed warpage during heating, thermal degradation, and crack propagation. These results suggest that ABF-GCP can potentially contribute to improving the reliability and performance of package substrates.

Fully Encapsulated Fine Pitch Dual Damascene Organic RDL with Low Dk Df Photosensitive Polyimide and Its Reliability

Dr. Minhua Lu (IBM T. J. Watson Research Center)

Abstract

In this paper we report fabrication of two metal level fine pitch organic redistribution layers by a dual damascene process using low Dk & Df photo sensitive polyimide as the interlayer dielectric. Three micron pitch Cu wires and 3 µm circular vias were achieved photolithographically on 2 µm thick polyimide. Electrical testing of 250 mm long fine pitch double serpentine structures showed a tight distribution in resistance and extremely low leakage currents. The double interwoven via chains, containing 1,580 vias per chain, showed reliable electrical performance for vias as small as 3 µm by design. To reduce the risk of Cu oxidation and Cu migration into polymer, an encapsulation process for polished Cu surfaces using inorganic dielectric SiNx or a metal liner has been developed. Wafers with Cu damascene lines built with different capping methods are compared with PSPI coated damascene and semi-additive process (SAP) M1 wafers. The results show that although Cu oxidation in three-side protected Cu damascene RDL is much suppressed compared to SAP RDL, the exposed Cu surface in direct contact with PSPI is still prone to reliability issues related to Cu migration. Cracks or pin holes in SiNx capping layer can lead to Cu corrosion. Fully encapsulated RDL wiring was demonstrated with Cu recess and liner cap method. No degradation was observed after 2376-hour TH test.

※本講演はプレレコードまたはオンラインの予定です

閉会の挨拶： IEEE EPS Japan Vice Chair 高橋 健司（産業技術総合研究所）
Closing remarks by Dr. Kenji Takahashi, Vice Chair of IEEE EPS Japan Chapter (AIST)

Evening Meetingの内容についての問い合わせ先
　Secretary, IEEE EPS Japan Chapter
　植松 裕 (Yutaka Uematsu)
　日立製作所
　Email: yutaka.uematsu.ws@hitachi.com

ウェブサイトや申し込み方法についての問い合わせ先
　Web Master, IEEE EPS Japan Chapter
　高橋健司 (Kenji Takahashi)
　産業技術総合研究所
　Email: ieee.cpmt.japan@gmail.com