2024年2月5日更新

開催の趣旨

今回のイブニングミーティングでは，半導体の新しいバリューチェーン革新に向けて注目されているチップレットの活用に向けた半導体集積（パッケージング）技術およびチップレット間インターコネクト技術に焦点を当て，電気および光の2.x/3D実装技術および信号品質(SI)/給電品質(PI)/熱設計技術について，その研究成果や技術動向を講演して頂きます．合計4件の講演を予定しており，その内2件は英語の講演となります．
慶應義塾大学におけるオンサイトとZoomによるオンラインのハイブリッド形式にて開催します．

（オーガナイザー：日立製作所　植松　裕）

開会の挨拶：IEEE EPS Japan Chair 田久真也（リンテック）
Opening remarks by Mr. Shinya Takyu, Chair of IEEE EPS Japan Chapter (LINTEC Corporation)

多様化する2.xD/3Dチップレットパッケージオプションのベンチマーク

Benchmarking analyses for various 2.x/3D chiplets packaging options

西尾俊彦氏（株式会社SBRテクノロジー）

Mr. Toshihiko Nishio (SBR Technology Co., Ltd.)

概要

生成AIの学習モデルのパラメータ数の拡大は2年で100倍以上に増大し、同じトレーニング時間を達成するためには250倍以上のFLOPSの進化求められる。そのような背景からチップレットパッケージに搭載するコア数、メモリー容量、チップレット間のバンド幅の最大化実現が求められる。3D Hybrid Bondingの導入は必然で発熱密度はさらに上がり、熱変形についてもより配慮が必要となる。CPO（Co-Packaged Optics）によるパッケージ間光接続は必然でそれに伴う光電変換の課題は多い。さらにビヨンド2nにおいてはBSPDN（Back Side Power Delivery Network）が必要なほど電源性能が重要となる。
本発表では、このトレンドに対して開発中の様々なチップレットの実装オプションに対して、SI（Signal Integrity）,PI(Power Integrity), 熱変形にともなう信頼性や実装性、さらにはデザイン性、コストの視点からもそれらのパッケージをベンチマークする事で、さらなる挑戦課題を浮彫にする事を目的とする。

Abstract

The number of parameters of the generative AI learning model will increase by more than 100 times every two years, and more than 250 times FLOPS evolution is required to achieve the same training time. Against this background, it is necessary to maximize the number of cores, memory performances, and bandwidth between chiplet die in the chiplets packaging. The introduction of 3D Hybrid Bonding is inevitable, and the thermal density will increase further, and thermal deformation will be more sensitive. Package-to-package optical connections by CPO (Co-Packaged Optics) should be introduced soon which require many technical challenges associated with photo-electric conversion. In addition, power delivery performance is so important that a BSPDN (Back Side Power Delivery Network) is required for Beyond 2n.

低電力でTB/sのxPU-メモリ間データ伝送を実現するWoW、CoWハイブリッド3Dチップ実装、Bumpless Build Cube (BBCube) 3D

RBumpless Build Cube (BBCube) 3D: Heterogeneous 3D Integration Using WoW and CoW to Provide TB/s Bandwidth with Lowest Bit Access Energy

中條徳男氏 (株式会社 日立製作所、東京工業大学 科学技術創成研究院)

Dr. Norio Chujo (Hitachi, Ltd., Tokyo Institute of Technology, IIR)

概要

AIやHPCなどのアプリケーションではxPU (CPU、GPUなど) とメモリとのデータ伝送の高帯域化が求められてる．このようなアプリケーションに向けHBMが提案され，ハイエンドのCPU、GPUで導入されてきた．しかしHBMはxPUとDRAMの間はシリコンインターポーザ上の2Dであるため，低電力を維持しながら帯域幅を増やすことは困難となっている．それを解決する技術としてBBCube 3Dを提案した。BBCube 3DはバンプレスのWafer on Wafer (WoW)およびChip on Wafer (CoW)プロセスでDRAMやxPUを積層するもので，HBM2E比4倍の帯域幅を実現しながらデータ伝送電力を約1/5に抑えることができる．さらに10 μmの短いTSV同士を直接接触させる構造により，低熱抵抗，低インピーダンスを実現することができる．本講演では、BBCube 3Dの構造，プロセス，電気/熱解析結果について述べる．

Abstract

The demand for high data bandwidth between xPUs (CPUs, GPUs, etc.) and memory is increasing in emerging applications such as artificial intelligence (AI) and high-performance computing (HPC). To address this, high bandwidth memory (HBM) has been introduced. However, the transmission between the xPU and DRAM is 2D, making it difficult to increase the bandwidth while maintaining low access energy.
We propose a technology called BBCube 3D, which is a heterogeneous 3D integration that stacks chiplets of xPUs and DRAM dies using a combination of bumpless Wafer on Wafer (WoW) and Chip-on-Wafer (CoW). By stacking xPUs on laminated DRAMs, BBCube 3D can achieve 4X higher bandwidth and 5X lower access energy compared to HBM2E. Power delivery and thermal issues are mitigated by employing direct contact and short TSVs (Through-Silicon Vias), which provide low impedance and low thermal resistance. This talk will cover the structure, process, and electrical/thermal analysis results of BBCube 3D.

Electrical Modeling and Characterization for Heterogeneous Integration

Prof. Arif Ege Engin (San Diego State University)

Abstract

The interconnect parasitics in heterogeneous integration cannot be accurately modeled using isolated closed-form RC components, requiring causal, stable, and passive models of complex electromagnetic systems. Signal and power integrity design in the time domain requires such equivalent circuit models for interconnects and packages, whose descriptions may only be available as tabulated scattering parameters obtained from vector network analyzer (VNA) measurements. In this talk, I will provide a fresh perspective on when to flag VNA data as noncausal or nonpassive, and how to enforce these constraints on the developed models using adaptively generated orthogonal rational approximations. I will address the future scalability requirements for such measurements with >100K frequency points and >24 port VNAs. I will also present a method for extracting complex permittivity of interposers and underfill materials in heterogeneous integration, as needed for accurate electromagnetic simulations.

European advances in photonics packaging

Dr. Richard Pitwon (Resolute Photonics)

Abstract

This talk will present an overview of the state of the art in photonics and quantum photonics packaging in particular in Europe. I will introduce a number of new European projects, which are developing innovative photonics packaging solutions for future hyperscale environments including Horizon Europe DYNAMOS, ADOPTION and SYMPHONY, and quantum packaging in Innovate UK QPICPAC.

閉会の挨拶： IEEE EPS Japan Vice Chair 石榑 崇明（慶應義塾大学）
Closing remarks by Prof. Takaaki Ishigure, Vice Chair of IEEE EPS Japan Chapter (Keio University)

IEEE EPS会員		無料
IEEE会員		1,000円
JIEP会員		3,000円
一般		4,000円

    なおお支払い方法は銀行振込のみになります。
    振込先はお申し込みをされた際にお送りする請求書に記載しています。金額はいずれも不課税です。

参加希望の方は、2024年3月7日（木）までに下記申し込みフォームから、またはメールでお申し込みください。ZoomのURLはイブニングミーティングの前日ないし前々日にお知らせします。

申込先
  産業技術総合研究所　高橋健司
   kenji.takahashi@aist.go.jp

-----申し込み必要情報-----

• メールタイトル：[申し込み] 第61回EPSイブニングミーティング参加
• 氏名：
• 所属：
• メールアドレス：
• 参加方法：オンサイト or Web
• 会員資格：IEEE EPS / IEEE / JIEP / 一般
• 会員番号（会員の場合のみ）：
• その他、連絡事項・要望等：
• 請求書・領収書の宛名：
＊宛名の指定がない場合、所属名で発行させて頂きます。

• 録画・録音・撮影の禁止：当イブニングミーティングでは録画・録音・撮影を禁止しています。
  私は録画・録音・撮影の禁止に同意します。
• キャンセルポリシー：当イブニングミーティングはオンライン開催の性質上、ミーティング当日の参加・不参加確認が取りにくいため、一度登録されますと原則としてキャンセルはお受けできません。
  私はキャンセルポリシーに同意します。

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Evening Meetingの内容についての問い合わせ先
　Secretary, IEEE EPS Japan Chapter
　重藤暁津 (Akitsu Shigetou)
　物質・材料研究機構
　Email: shigetou.akitsu@nims.go.jp

ウェブサイトや申し込み方法についての問い合わせ先
　Web Master, IEEE EPS Japan Chapter
　高橋健司 (Kenji Takahashi)
　産業技術総合研究所
　Email: ieee.cpmt.japan@gmail.com