第54回IEEE EPS Japan Chapter イブニングミーティング
～ ECTC 2022特集 ～
54th IEEE EPS Japan Chapter Evening Meeting
~ Special Session from ECTC 2022 ~
主催: IEEE EPS Japan Chapter
日時： 2022年7月5日(火) 16:00 - 18:10
ZoomによるWeb開催
2022年6月17日
更新：2022年6月27日
今回のイブニングミーティングは6/1~3にSan Diegoで開催されたECTC 2022で発表された注目講演の中で、次世代HIRに必要な、高集積PKG技術、微細接合技術、電気特性向上技術、高速伝送微細配線技術から、各々の分野で最先端で技術リードされている方々を4名厳選して、再度日本語(TSMC以外)で講演を頂くものです。
プログラム Programs
■ 16:00 – 16:05
開会の挨拶：IEEE EPS Japan Chair 日暮栄治（東北大学）
Opening remarks by Dr. Eiji Higurashi, Chair, IEEE EPS Japan Chapter (Tohoku University)
■ 16:05 – 16:35
Development of face-to-face and face-to-back ultra-fine pitch Cu-Cu hybrid bonding
発表者: 香川恵永氏（ソニーセミコンダクタソリューションズ株式会社）
Presenter: Dr. Yoshihisa Kagawa (Sony Semiconductor Solutions Corp.)
Abstract
We have developed the novel fabrication process that has realized the robust ultra-fine pitch, 1 µm pitch, wafer level face-to-face Cu-Cu hybrid bonding.
For the stable electrical connection between upper Cu pads and lower Cu pads, wet process, ECD process and CMP process were examined to protrude Cu connection pads steadily and we have verified that our advanced process integration has achieved high electrical yields.
Moreover, the 1.4 µm pitch level Cu-Cu hybrid bonding has been successfully introduced into face-to-back bonding interface.
We have developed the novel wafer thinning process to minimize total thickness variation (TTV) of Si and roundness of wafer edge, at the same time.
■ 16:35 – 17:00
Organic Interposer CoWoS-R+ (plus) Technology
発表者: Shin-Puu Jeng氏 (TSMC)
Presenter: Dr. Shin-Puu Jeng (TSMC)
Abstract
Organic interposer (CoWoS-R) technology is one of the most promising heterogeneous integration platforms for high performance computing (HPC) applications. Components such as chiplets, high-bandwidth memory (HBM), and passives can be integrated into an organic interposer with excellent yield and reliability. CoWoS-R provides low RC interconnect with good signal isolation and design scalability. The new organic interposer CoWoS-R+ (plus) successfully integrates both a large amount of high density IPD (integrated passive device) and fine pitch Si-based connection block for convenient IP migration. IPD serves as decoupling (de-cap) capacitor, which is critical to the high-speed data operations in advanced logic circuits, where stable voltage supplies are required. The distance between SOC devices and capacitors is minimized to assure fast response. The feeding resistance is greatly reduced by thick power mesh and bump via in the organic interposer. The advantages in connectivity and power integrity of new CoWoS-R+ (plus) technology are presented.
■ 17:00 – 17:05 休憩 Break
■ 17:05 – 17:35
Functional Interposer Embedded with Multi-terminal Si Capacitor for 2.5D/3D Applications using Planarization and Bumpless Chip-on-Wafer (COW)
発表者: 佐竹祥明氏（東京工業大学/株式会社村田製作所）
Presenter: Mr. Yoshiaki Satake (Tokyo Institute of Technology/Murata Manufacturing Co., Ltd.)
概要
本研究では、2.5D/3Dアプリケーション向けに低ESLな多端子Siキャパシタによる電源供給システムを作製した。作製したシステムでは、SiキャパシタとRDLの接続に、バンプレスCOWプロセスによるTSVを用いた。その結果、SiキャパシタとRDLの間の配線長として、極めて短い20 μmを達成した。また、バンプレスCOWプロセスにおけるSiキャパシタ接続条件の最適化により、断線不良のない700本以上のTSVが形成できた。今回開発したバンプレスCOWプロセスは、次世代三次元半導体におけるパッケージ構造の新しい進化につながることを期待するものである。
Abstract
A multi-terminal Si capacitor with low equivalent series inductance (ESL) for power delivery systems in 2.5D/3D applications was demonstrated. The shortest parallel interconnects with a length of 20 μm from a power delivery network of RDL to the capacitor were successfully fabricated. In a 3D functional interposer, a Si capacitor is connected through Cu pads and through silicon vias (TSVs) formed by a bumpless Chip-on-Wafer (COW) process. By optimizing the capacitor direct-stack process with an adhesive curing profile and a TSV profile by dry etching, 700 TSV connections with no open failures were achieved.
■ 17:35 – 18:05
Panel-Based Large-Scale RDL Interposer Fabricated using 2-µm-Pitch Semi-Additive Process for Chiplet-Based Integration
発表者: 工藤寛氏（大日本印刷株式会社）
Presenter: Dr. Hiroshi Kudo (Dai Nippon Printing Co., Ltd.)
Abstract
A panel-based large-scale redistribution-layer (RDL) interposer has been fabricated using a 2-µm-pitch semi-additive process. A key technology in the panel-based processing is dry plasma etching of the Cu-seed/barrier metal layers as it enables precise control of a very narrow trace width (1 µm) while maintaining a high aspect ratio (greater than 3). This controllability was demonstrated by measuring the electrical resistance and electrical isolation of Cu traces. The patterned 2-µm-pitch Cu traces were covered with inorganic dielectrics to increase their reliability. Focusing on the maximum signal transmission distance and energy efficiency of signal transmission, we compared the 2-µm-pitch Cu traces with damascene-based Cu traces by using 3D electromagnetic field simulation. The fabricated large-scale RDL interposer, consisting of five conductive layers, is well suited for achieving high-speed processing in AI, graphics, and other high-performance computing systems.
■ 18:05 – 18:10
閉会の挨拶： IEEE EPS Japan Vice Chair 田久真也（リンテック）
Closing remarks by Mr. Shinya Takyu, Vice Chair, IEEE EPS Japan Chapter (LINTEC Corporation)
参加費 Registration Fee
| IEEE EPS会員 |
無料 |
| IEEE会員 |
1,000円 |
| JIEP会員 |
2,000円 |
| 一般 |
3,000円 |
なおお支払い方法は銀行振込のみになります。
申し込み方法 Registration
参加希望の方は、2022年7月4日（月）までに下記申し込みフォームからお申し込みください。ZoomのURLはイブニングミーティングの前日ないし前々日にお知らせします。
参加申し込みフォーム
スマートホンからも申し込みできます。このQRコードを読み取ってリンク先にアクセスしてください。
所属機関のセキュリティの関係で上記フォームからの申し込みができない場合、スマートホンをお持ちでない場合には、必要情報を下記申込先へメールでお申し込み下さい。
また、お問い合わせの際も、下記へ連絡下さい。
申込先
産業技術総合研究所 高橋健司
kenji.takahashi@aist.go.jp
-----申し込み必要情報-----
- メールタイトル：[申し込み] 第54回EPSイブニングミーティング参加
- 氏名：
- 所属：
- 会員資格：IEEE EPS or IEEE or JIEP or 一般
- 会員番号（会員の場合のみ）：
- 請求書・領収書の宛名：
＊宛名の指定がない場合、所属名で発行させて頂きます。
- 録画・録音・撮影の禁止：当イブニングミーティングでは録画・録音・撮影を禁止しています。
私は録画・録音・撮影の禁止に同意します。
- キャンセルポリシー：当イブニングミーティングはオンライン開催の性質上、ミーティング当日の参加・不参加確認が取りにくいため、一度登録されますと原則としてキャンセルはお受けできません。
私はキャンセルポリシーに同意します。
----------ここまで------------
------------------
Copyright © IEEE EPS JAPAN CHAPTER, All Rights Reserved.
